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게이트의 경우 Dynamic logic style을 사용함으로 falling에 걸리는 시간이 일정하게 30ps로 로 매우 짧게 나왔기 때문에 최소 2배정도인 60…(drop)
[레포트자료] 디지털시스템설계 CLA 설계 레포트자료입니다.
공급전압 2.5V 최고 동작 클럭 3.3GHz (Inverter 신호 full swing 여부로 확인.) mean or average(평균)
소비 전력 1GHz 7.8㎽
3.3GHz 18.4㎽ 순간 최고 전력 1GHz 59㎽
3.3GHz 78.3㎽ 면적 13868.64 ㎛^2
(144 ㎛ 127 ㎛) transistor 개수 911 `표1. 최종 결과물 성능 요약`
최종 설계 결과로, 0.25㎛와 0.18㎛ 공정을 혼합해서 사용하여 저전력으로 설계한 참고 논문과 동일하게 1GHz에서 동작하는 8Bit Carry look ahead Adder를 0.18㎛공정만을 가지고 사이즈 조정을 통해 설계 할 수 있었습니다.
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레포트/공학기술
1. 최종 결과 성능 分析
PLD방식의 OR gate를 활용한 8bit CLA설계 최종 결과는 다음과 같습니다.
`그림1. 최종 설계된 8Bit CLA layout`
2. 전체 디자인 과정
(1) Hspice pres-simulation
- 레이아웃 전 HSPICE를 이용한 동작파형 검사를 먼저 해보았습니다.공학기술레포트 , 레포트자료 디지털시스템설계 CLA 설계 레포트자료입니다
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- 또한 게이트 별로 Rising time에서 걸리는 Propagation delay가 달라서 신호가 나오는데에도 차이가 남을 확인 할 수 있었습니다. 그 결과 transistor 사이즈 조정이 없이 설계했을 때엔, Inverter가 클럭신호를 정상적으로 스윙시켜주지 못해서 결과가 제대로 나오지 않는 것을 확인하였습니다.설명
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사이즈 조정에 있어서의 주안점은
인버터의 경우는 1GHz에서 CLA동작시 클럭신호를 풀스윙 해 줄 수 있는 사이즈를 찾았습니다. 또한 제시한 논문보다 클럭 속도 면에서 더 빠르게 동작할 가능성을 지닌 Adder를 설계 하였습니다.
(2) Gate size 결정
- 참고 논문과 비슷한 동작상태를 우선적으로 확보하기 위해 Gate size를 먼저 조정하였습니다..doc( 23 )
다.